BPatG 154 08.05 BUNDESPATENTGERICHT _______________ (Aktenzeichen) 16. Oktober 2007 … B E S C H L U S S In der Beschwerdesache betreffend die Patentanmeldung 101 22 976.3 - 33 23 W (pat) 47/04 Verkündet am … s Vorsit-enden Richters Dr. Tauchert sowie der Richter Knoll, Lokys und Brandt eschlossen: hat der 23. Senat (Technischer Beschwerdesenat) des Bundespatentgerichts in der mündlichen Verhandlung vom 16. Oktober 2007 unter Mitwirkung dez b- 2 - Die Beschwerde der Anmelderin wird zurückgewiesen. G r ü n d e icht worden. Für diese Anmeldung wird ie Priorität der Anmeldung KR 00-55483 vom 21. September 2000 beim koreani-des damals geltenden Anspruchs 1 für den Fachmann in naheliegender eise aus dem Stand der Technik ergebe. Dabei hat sie u. a. auf die Druck-(1) (4) r DRAM Cell Technology for 1Gbit DRAM and Beyond. In: 1997 Symposium on VLSI Technology Digest of Druckschrift (1) hat sie as zu dieser Schrift gehörige nachveröffentlichte US-Familienmitglied gemäß der I. Die vorliegende Patentanmeldung ist mit der Bezeichnung „Verfahren zum Ausbil-den eines selbstjustierenden Kontakts und Herstellungsverfahren für eine Halb-leitervorrichtung mit einem selbstjustierenden Kontakt“ am 11. Mai 2001 beim Deutschen Patent- und Markenamt eingeredschen Patentamt in Anspruch genommen. Mit Beschluss vom 16. Juni 2004 hat die Prüfungsstelle für Klasse H 01 L die An-meldung zurückgewiesen. Zur Begründung hat sie dargelegt, dass sich der Ge-genstand Wschriften JP 2000 - 058 482 A mit zugehörigem Abstract und Kohyama, Y.; Ozaki, T.; Yoshida, S. u. a.: A Fully Printable Self-aligned and Planarized Stacked CapacitoTechnical Papers, 1997, S. 17 - 18 verwiesen. Als Übersetzungshilfe zur japanischsprachigen dDruckschrift US 6 197 670 B1 in das Verfahren eingeführt. Gegen diesen Zurückweisungsbeschluss richtet sich die Beschwerde der Anmel-derin. Sie verfolgt ihr Schutzbegehren mit einem in der mündlichen Verhandlung - 3 - vom 16. Oktober 2007 vorgelegten neuen Patentanspruch 1 und den Patentan-sprüchen 2 bis 13, eingegangen am 10. Mai 2004, weiter und vertritt die Auffas-ung, dass der Gegenstand des nunmehr geltenden Anspruchs 1 gegenüber dem Technik patentfähig sei. des Deut-schen Patent- und Markenamts vom 16. Juni 2004 aufzuheben lung , - ursprünglich eingereichte Beschreibungsseiten 1 bis 15 und 1 bis 14B. „Verfahren zum Ausbilden von selbstjustierten Kontakten, das die er gestapelten Schichten (611, 612, 613) gebildet sind, in Form einer Serie von parallelen Streifen auf einem Halb- Ausbilden von Gateabstandshaltern (615) an den Seitenwänden snachgewiesenen Stand der Die Anmelderin beantragt, den Beschluss der Prüfungsstelle für Klasse H 01 Lund das Patent mit folgenden Unterlagen zu erteilen: - Patentanspruch 1, überreicht in der mündlichen Verhandvom 16. Oktober 2007, - Patentansprüche 2 bis 13, eingegangen am 10. Mai 2004 - ursprünglich eingereichte Zeichnung, Figuren Der geltende Patentanspruch 1 hat folgenden Wortlaut: Schritte aufweist: Ausbilden einer Vielzahl von Gates (610), die jeweils aus mehre-ren übereinandleitersubstrat; der Gateschichtstapel (610); - 4 - Ausbilden von Leitungsschicht-Pads (720), die als eingebettete Kontakt-Pads zwischen den Gateabstandshaltern (615) dienen; - 5 - hicht-Pads (720) und den Gateschichtstapeln (610); (610) schräg verlaufen, auf der ersten Zwischen-isolationsschicht (730); ichtstapeln (740); lationsschicht (730) derart, dass die oberen Oberflächen der Bitleitungsschichtstapel (740) freigelegt sind; Ausbilden eines Photolackschich (630) auf der zweiten uster (630) Segmente der Bitleitungs-schichtstapel (740) freilegt und Abschnitte der zweiten Zwischen-Ausbilden einer ersten Zwischenisolationsschicht (730) über den Leitungssc Ausbilden von Bitleitungen (740), die jeweils aus mehreren übereinander gestapelten Schichten (741, 742, 743) gebildet sind, in Form einer Serie von parallelen Streifen, die relativ zu den Ga-teschichtstapeln Ausbilden von Bitleitungsabstandshaltern (750) auf den Seiten-wänden der Bitleitungssch Ausbilden einer zweiten Zwischenisolationsschicht (760) auf der ersten Zwischenisotmusters Zwischenisolationsschicht (760) in Form von lateral beabstande-ten einzelnen Streifen aus Photolack, die sich parallel zu den Ga-teschichtstapeln (610) erstrecken und die Teile der Gate-schichtstapel (610) mit ihren Längsrandabschnitten so überlappen, dass das Photolackschichtmisolationsschicht (760), die direkt über den jeweiligen der Lei-tungsschicht-Pads (720) liegen, quer zur Längsrichtung der Gate-schichtstapel (610) freilegt; Ätzen der zweiten Zwischenisolationsschicht (760) und der ersten Zwischenisolationsschicht (730) unter Verwendung des Photo-lackschichtmusters (630), der Bitleitungsschichtstapel (740) und der Bitleitungsabstandshalter (750) als Ätzmaske, um Kontaktöff- - 6 - nungen (770) auszubilden, die die Leitungsschicht-Pads (720) freilegen, wobei die einzelnen Streifen aus Fotolack als Ätzmasken in Kombination mit den Bitleitungsschichtstapeln (740) beim Ätzvor-gang gleichzeitig zur Ausbildung von Einzelkontaktöffnungen wirk-sam sind; und Füllen der Kontaktöffnungen (770) mit einem leitenden Material zum Ausbilden von leitenden Plugs, die die Leitungsschicht-Pads (720) kontaktieren.“ Zu den geltenden Patentansprüchen 2 bis 13 und weiteren Einzelheiten wird auf den Akteninhalt verwiesen. II. Die zulässige Beschwerde der Anmelderin ist nicht begründet, denn der Gegen-stand des geltenden Anspruchs 1 erweist sich nach dem Ergebnis der mündlichen Verhandlung als nicht patentfähig. Bei dieser Sachlage kann die Zulässigkeit der geltenden Ansprüche dahingestellt bleiben (vgl. BGH GRUR 1991, 120, 121, Ab-schnitt II.1. - „Elastische Bandage). ten Strukturen. Bereits geringe Fehljustagen können dazu führen, dass das hergestellte Bauelement nicht funktionstüchtig ist. Die Anmelde-rin erläutert derartige Probleme in der Beschreibungseinleitung der vorliegenden 1. Die vorliegende Anmeldung betrifft gemäß der Beschreibungseinleitung ein Verfahren zum Ausbilden von selbstjustierten Kontakten. Die Herstellung höchst-integrierter Schaltkreise wie beispielsweise dynamischer Speicherbausteine (DRAM) mit ihren extrem geringen Strukturbreiten und -abständen erfordert höchste Justagegenauigkeit der einzelnen Maskenebenen relativ zu den bereits auf dem Wafer erzeug - 7 - Anmeldung anhand der Fig. 1 bis 5 und dem zugehörigen Text im Hinblick auf ein Verfahren zur Herstellung selbstjustierter Kontakte, bei dem zum Anschluss soge-nannter eingebetteter Kontakte in ein Isolationsoxid Kontaktlöcher eingeätzt wer-den müssen, die nur eine geringe Fläche, aber eine hohe Tiefe, also ein ungünsti-ges Aspektverhältnis aufweisen. Dieses Aspektverhältnis wirkt sich beim Ätzvor-gang insofern negativ aus, als sich beim Ätzen als Nebenprodukt entstehende Polymere in dem engen und tiefen Kontaktloch ablagern und den Ätzvorgang blo-ckieren oder sogar zum Erliegen bringen, so dass das Kontaktloch nicht bis auf den Boden freigelegt wird. Modifiziert man als Gegenmaßnahme hierzu den Ätz-prozess so, dass die Polymerablagerung verhindert wird, so sinkt unerwünschter-weise die Selektivität des Ätzangriffs, also das Verhältnis zwischen der Ätzwirkung uf die zu entfernende Schicht und der Ätzwirkung auf die Maskenschicht. Bei ge-ines selbstjustierten Kontaktes anzugeben, mit dem erartige Probleme vermieden werden können. Zudem soll auch eine Halbleiter-aringer Fehljustierung der Kontaktloch-Maskenebene relativ zu den Bitlinestruktu-ren kann dies dazu führen, dass beim Ätzen des Kontaktlochs nicht nur das Isola-tionsoxid, sondern auch der seitlich neben dem Kontaktloch angeordnete Nitridspacer der Bitline-Leitung entfernt wird, so dass das leitfähige Material dieser Leitung seitlich freigelegt wird. Beim Auffüllen eines derartigen Kontaktlochs mit leitfähigem Material kommt es dann zu einem Kurzschluss zwischen dem Kon-taktmaterial bzw. dem mit diesem kontaktierten Substratbereich und der Bitleitung, wie es in Fig. 5 der Anmeldung in dem mit „A“ bezeichneten Bereich gezeigt wird. Die entsprechende Speicherzellenanordnung ist damit von vorneherein funktions-untüchtig. Vor diesem Hintergrund liegt dem Anmeldungsgegenstand die Aufgabe zugrunde, ein Verfahren zum Ausbilden edvorrichtung geschaffen werden, bei der die vorgenannten Probleme nicht auftre-ten, vgl. die ursprünglichen Anmeldungsunterlagen, S. 4, Zeilen 23 bis 27 und S. 6, Zeilen 11 bis 13. - 8 - Das Verfahren nach Anspruch 1 löst dieses Problem dadurch, dass als Ätzmaske beim Ätzen der Kontaktlöcher in Kombination sowohl ein Photolackschichtmuster ls auch freigelegte Segmente der Bitleitungsstapel genutzt werden, wobei beide s Kontaktlochätzen. Kontaktloch-Ätzen irksame Maskenöffnung im Photolack gegenüber herkömmlichen Prozessen n Öffnung übernommen. Damit ist die durch Photolack efinierte Öffnung bei nach wie vor geringer Kontaktlochfläche insgesamt größer im Kontakhöherer SNitridspac . Das Verfahren nach dem geltenden Anspruch 1 ergibt sich für den Fachmann, HalbleitersPhysiker oder Diplom-Ingenieur der Fachrichtung Elektrotechnik jeweils mit Hoch-aMaskenstrukturen gleichzeitig wirksam sind. Hierzu ist das Photolackschichtmus-ter als Muster aus einzelnen Photolackstreifen ausgebildet, die Teile der vorher hergestellten Gateschichtstapel mit ihren Längsrandabschnitten insoweit überlap-pen, dass das Photolackschichtmuster Segmente der ebenfalls vorher hergestell-ten Bitleitungsschichtstapel und Abschnitte der zweiten Zwischenisolationsschicht, die über den jeweilig anzuschließenden Leitungsschicht-Pads liegen, quer zur Längsrichtung der Gateschichtstapel freilegt. Die Bitleitungsstapel-Strukturen bil-den dabei eine selbstjustierte Ätzmaske für da Die Vorteile dieser Anordnung bestehen einerseits darin, dass die Anordnung der Photolackstreifen winklig zur Bitleitungsstruktur hinsichtlich der Justagegenauig-keit unkritisch ist, denn bei winkliger Anordnung der Photolackstreifen kommt es im Gegensatz zur parallelen Anordnung nicht auf äußerst genaue Justierung rela-tiv zu den Bitline-Streifen an. Andererseits wird die für das wvergrößert, denn die Maskenfunktion wird zum Teil von den Bitlinestreifen zu bei-den Seiten der zu ätzendedals bei herkömmlichen Strukturen, so dass das Problem der Polymerabscheidung tloch verringert wird. Dies wiederum gestattet es, zum Ätzprozess mit elektivität zurückzukehren, so dass die Gefahr des Anätzens des ers vermindert wird. 2der hier als ein berufserfahrener, mit der Entwicklung von höchstintegrierten chaltungen und zugehörigen Herstellungsverfahren betrauter Diplom- - 9 - schulabschluss zu definieren ist, in naheliegender Weise aus dem Stand der Technik. ie ein Vergleich der von der Prüfungsstelle als Übersetzungshilfe zur japani-fentlichtenVerfügung pricht die US-Schrift haltlich der Computerübersetzung der japanischen Druckschrift und damit der tatstellen ilungen als Die DruckKontakte bgefehler vzelle und den Text in Zum Ausb h (1) bzw. *) folgende Schritte vor: - Schichten gebildet sind, in Form einer Serie von parallelen Streifen auf einem Halbleitersubstrat (100), vgl. in (1*) - Ausbilden von Gateabstandshaltern an den Seitenwänden der Gate-Wschen Offenlegungsschrift gemäß Entgegenhaltung (1) eingeführten nachveröf- US 6 197 670 B1 mit der vom japanischen Patentamt im Internet zur gestellten Computerübersetzung ergeben hat, entsinjapanischen Offenlegungsschrift gemäß (1). Im Folgenden wird daher auf die Zi-n der US 6 197 670 B1 verwiesen, die zur Vermeidung von Wiederho- Druckschrift (1*) bezeichnet wird. schrift (1) offenbart bereits ein Verfahren zum Ausbilden selbstjustierter ei einer dynamischen Speicherzelle (DRAM), bei dem ein durch Justa-erursachter Kurzschluss zwischen dem Kontaktanschluss zur Speicher-der Bitleitung verhindert werden soll, vgl. insoweit in (1*) insbesondere Sp. 1, Zeilen 5 bis 8 und in Sp. 2, Zeilen 43 bis 47. ilden der selbstjustierten Kontakte sieht das Verfahren nac(1 Ausbilden einer Vielzahl von Gates, die jeweils aus mehreren übereinander gestapelten vor allem die Fig. 2A und 4 und die Textpassage in Sp. 4, Zeilen 10 bis 17; schichtstapel, vgl. in (1*) die Fig. 4 und den Text in Sp. 4, Zeilen 18 bis 23; - 10 - - - - ngen (112), die jeweils aus mehreren übereinan-der gestapelten Schichten (110, 111) gebildet sind in Form einer Serie 48 und 53 bis 55; Ausbilden von Leitungsschicht-Pads (106, 106a), die als eingebettete Kontakt-Pads zwischen den Gateabstandshaltern dienen, vgl. in (1*) die Fig. 2A und 4 und den Text in Sp. 4, Zeilen 26 bis 37; Ausbilden einer ersten Zwischenisolationsschicht (108) über den Lei-tungsschicht-Pads (106, 106a) und den Gateschichtstapeln, vgl. in (1*) die Fig. 2A und den Text in Sp. 4, Zeilen 38 bis 41; Ausbilden von Bitleituvon parallelen Streifen, die relativ zu den Gateschichtstapeln schräg verlaufen, auf der ersten Zwischenisolationsschicht (108), vgl. in (1*) die Fig. 2B und den Text in Sp. 4, Zeilen 45 bis 56, wobei sich die schräge, ggfs. auch rechtwinklige Anordnung von Gate- und Bitleitun-gen relativ zueinander aus der Tatsache ergibt, dass gemäß der Figu-renlegende die Fig. 2A bis 2F die Ansicht der Anordnung in der Rich-tung parallel zur Erstreckung der Wordline zeigen, während die Fig. 4 die Ansicht der Speicherzelle parallel zur Bitline-Richtung wiedergibt, vgl. in (1*) den Text in Sp. 3, Zeilen 45 bis - Ausbilden von Bitleitungsabstandshaltern (114) auf den Seitenwänden der Bitleitungsschichtstapel (112), vgl. in (1*) die Fig. 2B und den Text in Sp. 4, Zeilen 56 bis 63; - Ausbilden einer zweiten Zwischenisolationsschicht (116) auf der ersten Zwischenisolationsschicht (108), vgl. in (1*) die Fig. 2B und den Text in Sp. 4, Zeilen 64 und 65; - Ausbilden eines Photolackschichtmusters (117) auf der zweiten Zwi-schenisolationsschicht (116) in Form von lateral beanstandeten einzel-nen Streifen aus Photolack, die sich parallel zu den Gateschichtstapeln - 11 - erstrecken und die Teile der Gateschichtstapel mit ihren Längsrandab-schnitten so überlappen, dass das Photolackschichtmuster Abschnitte der zweiten Zwischenisolationsschicht (116) über den Bitleitungs-schichtstapeln (112) und direkt über den jeweiligen der Leitungsschicht-schichtstapeln zeigt; itleitungsstapel (112) und der Bitleitungsabstands-halter (114) als Ätzmaske, um Kontaktöffnungen auszubilden, die die Beschreibung auf Seite 11, Zeilen 1 bis 11 angegeben wird - ein Planarisierungsschritt ausgeführt, bspw. in Form eines Rückätzens oder eines chemisch-mechanischen Polierens. Durch diese Maßnahme sollen gemäß Pads (106) quer zur Längsrichtung der Gateschichtstapel freilegt, vgl. in (1*) die Fig. 2C und 4 und den entsprechenden Text in Sp. 4, Zeile 66 bis Sp. 5, Zeile 11, wobei die Fig. 4 den Aufbau des Photolackmusters aus einzelnen lateral beabstandeten Streifen parallel zu den Gate- - Ätzen der zweiten Zwischenisolationsschicht (116) und der ersten Zwi-schenisolationsschicht (108) unter Verwendung des Photolackschicht-musters (117), der BLeitungsschicht-Pads (106) freilegen, wobei die einzelnen Streifen aus Photolack (117) in Kombination mit den Bitleitungsschichtstapeln (112) beim Ätzvorgang zur Ausbildung von Kontaktöffnungen, nämlich Einzel- oder Serienkontaktöffnungen wirksam sind, vgl. wiederum in (1*) den Text in Sp. 4, Zeile 66 bis Sp. 5, Zeile 11; - Füllen der Kontaktöffnungen mit einem leitenden Material zum Ausbil-den von leitenden Plugs (118), die die Leitungsschicht-Pads (106) kontaktieren, vgl. die Fig. 2D und den Text in Sp. 5, Zeilen 12 bis 18. Im Unterschied zu dem aus Druckschrift (1) bekannten Verfahren wird bei dem Verfahren nach dem geltenden Anspruch 1 die zweite Zwischenisolations-schicht (760) derart ausgebildet, dass „die oberen Oberflächen der Bitleitungs-schichtstapel (740) freigelegt sind“. Hierzu wird - wie allerdings nicht im An-spruch 1, sondern in der - 12 - der Textstelle auf Seite 11, Zeilen 8 bis 11 Abweichungen in der Schichtdicke der zweiten Zwischenisolationsschicht während darauf folgender Verfahren minimiert werden. Eine derartige Vorgehensweise ist zwar der Druckschrift (1) bzw. (1*) nicht zu ent-nehmen; die Fig. 2B und 2C zeigen vielmehr, dass das Niveau der Zwischenisola-tionsschicht (116) über dem der Bitleitungsstapel (112) liegt, so dass deren Ober-flächen nach dem Ausbilden der zweiten Zwischenisolationsschicht nicht freilie-gen. Die Planarisierung der Zwischenoxidschicht bis auf die Oberfläche der Bitleitungs-tapel stellt für den vorstehend definierten Fachmann jedoch eine fachübliche und ten einzubringenden Kontaktlöcher Probleme auftreten, indem entweder die ngleichmäßig dicken Schichten nicht über den gesamten Wafer ordnungsgemäß ngsvorgangs das Zwischenoxid bis auf die Oberflächen der itleitungsstapel zu entfernen, um für eine einheitliche und geringstnötige Dicke snaheliegende Maßnahme dar. Bei der Herstellung der in Rede stehenden hochintegrierten Schaltungen müssen Schichtdickenabweichungen insbesondere bei Isolationsschichten vermieden werden, denn andernfalls besteht die Gefahr, dass beim Ätzen der in diese Schichudurchgeätzt werden oder ein ordnungsgemäßes Durchätzen über die gesamte Waferfläche nur durch ein Überätzen (also einen zeitlich verlängerten Ätzprozess) erreicht wird. Letztes birgt aber durch den überlangen Ätzvorgang die Gefahr des Anätzens, also der Beschädigung der seitlichen Nitridabstandshalter der Bitleitun-gen und damit wiederum das Risiko des Kurzschlusses zwischen Bitleitung und Kontaktmaterial in sich, das - wie dargelegt - aber gerade vermieden werden soll. Schon angesichts dieses Sachverhalts liegt es für den Fachmann nahe, im Rah-men eines PlanarisieruBdieses Oxids zu sorgen. - 13 - Dementsprechend ist eine derartige Vorgehensweise auch aus dem Stand der Technik bekannt. Beispielhaft wird hierzu auf die Druckschrift (4) verwiesen, die sich ebenfalls mit einem Verfahren zur Herstellung höchstintegrierter (nämlich 1Gbit -) DRAM-Speicher unter Einsatz von Verfahrensschritten zur Herstellung elbstjustierter Kontakte befasst. Gemäß dem Text zu den Fig. 2a und 5b auf ngebenden Teilmerkmal des geltenden Anspruchs 1 eißt. es Photolackmusters hne weiteres Zutun nicht nur Abschnitte der zweiten Zwischenisolationsschicht, so dass die Photolack-treifen und die freigelegten Segmente der Bitleitungsschichtstapel beim folgen-sS. 17, li. Sp., vorletzter und letzter Absatz wird bei dem Verfahren nach (4) im Rahmen eines Chemisch-Mechanischen Polierens (CMP) eine Zwischenoxid-schicht (BPSG bzw. SiO2) planarisiert, bis die Siliziumnitrid (Si3N4)-Oberflächen der Gateleitungsstapel (Fig. 2a) bzw. der Bitleitungsstapel (Fig. 5b) eine einheitli-che Oberfläche mit den sie umgebenden Oxidbereichen bilden, d. h. bis jeweils die Oberflächen der Gate- und der Bitleitungsstapel freiliegen. Damit liegt es für den Fachmann nahe, bei dem Verfahren nach Druckschrift (1) die zweite Zwischenisolationsschicht durch Einfügen eines Planarisierungsschritts in den Verfahrensablauf so auszubilden, „dass die oberen Oberflächen der Bitlei-tungsschichtstapel freigelegt sind“, wie es in dem das Ausbilden der zweiten Zwi-schenisolationsschicht ah Bei einem derart modifizierten, ansonsten aber völlig unverändertem Ablauf des in (1) offenbarten Verfahrens liegen nach dem Aufbringen dodie direkt über den jeweiligen der Leitungsschicht-Pads (106) liegen, sondern auch Segmente der Bitleitungsschichtstapel (112) frei, sden Ätzvorgang in Kombination gleichzeitig zur Ausbildung von Einzelkontaktöff-nungen wirksam sind. Wie sich aus den vorangehenden Darlegungen ergibt und in (1) bzw. (1*) im Text in Sp. 2, Zeilen 43 bis 47 und in Sp. 5, Zeilen 29 bis 36 zum Ausdruck gebracht wird, werden bei diesem Verfahren die anfangs erwähnten, durch Fehljustierung - 14 - verursachten Kurzschlüsse dadurch vermieden, dass die Bitleitungsabstandshal-ter (114) der Bitleitungsschichtstapel als selbstjustierte Maske verwendet werden, die beim Ätzvorgang die beiden sich in Bitline-Richtung erstreckenden Seitenrän-der der Kontaktlochöffnung definieren. Darüber hinaus wird durch die Verwendung der Bitleitungsstrukturen als (selbst-stierter) Teil der Maske für den Kontaktloch-Ätzprozess zwangsläufig aber auch er Bedeckungsgrad des Wafers mit Photolack gegenüber herkömmlichen Kon-ellungsprozes rringert, den itleitungsstrukturenehmen - wie dargelegt - einen Teil der sonst vom Photolack zu leistenden Mas-kierfunktion, so dass in diesen Bereichen auf eine Photolackmaske verzichtet werden kann. Damit werden zwangsläufig auch die Öffnungen in der Photolack-Maske größer als bei herkömmlichen Prozessen. Sowohl der geringere Photolack-Bedeckungsgrad als auch die größeren Öffnungen in der Photolack-Maske führen zu einer Entspannung des Problems des Polymerniederschlags, denn dieses hängt - so das Fachwissen des oben definierten Fachmanns - wesentlich von die-sen beiden Faktoren ab. Insofern werden die von der Anmelderin geltend gemachten Vorteile der Unemp-findlichkeit gegen Fehljustierung und der Vermeidung des Polymerniederschlags im Kontaktloch auch bereits beim Stand der Technik erzielt. Das Verfahren nach dem geltenden Anspruch 1 ergibt sich für den Fachmann so-mit in naheliegender Weise aus dem Stand der Technik. 3. Mit dem Anspruch 1 fallen wegen der Antragsbindung auch die übrigen Ansprüche 2 bis 13. Dies gilt insbesondere für den vom sachlichen Gehalt als ne-bengeordneten Anspruch zu bewertenden Anspruch 9, der auf ein „Verfahren zum Ausbilden einer Halbleitervorrichtung nach Anspruch 1“ und damit auf einen ande-ren Gegenstand als der Anspruch 1 gerichtet ist. Eines gesonderten Eingehens auf den Gegenstand dieses Anspruchs, der Gegenstand desselben Antrags auf judtaktloch-Herst sen ve n die B über-n - 15 - Patenterteilung ist, bedarf es nicht, weil das Verfahren nach Anspruch 9 nicht zum Gegenstand eines auf dessen selbständigen Schutz gerichteten Hilfsantrages gemacht worden ist, vgl. zu diesem Sachverhalt BGH GRUR 1997, 120, 121, II. 2., Abschnitte b) bis d) - „Elektrisches Speicherheizgerät“. 4. Daher war die Beschwerde der Anmelderin zurückzuweisen. Dr. Tauchert Knoll Lokys Brandt Pr
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